TSV(실리콘 관통 전극): 칩을 위로 쌓아 올리는 3D 적층 기술

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TSV(실리콘 관통 전극): 칩을 위로 쌓아 올리는 3D 적층 기술

안녕하세요? 반도체 마스터입니다.

AI 시대가 열리면서 GPU가 요구하는 메모리 대역폭은 폭발적으로 늘었는데, D램 칩을 옆으로 넓히는 것만으로는 한계가 명확해졌습니다. 그래서 나온 발상이 "칩을 위로 쌓자"입니다. 오늘은 이 적층 기술의 핵심인 TSV(Through-Silicon Via, 실리콘 관통 전극)의 원리와 공정, HBM 적용까지 정리합니다.

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왜 칩을 쌓는가: 배선 길이가 곧 성능이다

신호가 칩과 칩 사이를 이동할 때 배선이 길수록 지연이 커지고 전력도 더 씁니다. 기존 와이어 본딩은 칩 가장자리 패드에서 금 와이어를 길게 뽑아 기판에 연결해 배선 길이가 수 mm에 달합니다. 칩을 겹쳐 쌓고 수직으로 직접 연결하면 배선 길이가 수십~수백 μm로 줄어듭니다. 짧아진 배선은 곧 빠른 신호 전달, 낮은 전력, 작은 폼팩터입니다. 미세화가 느려지는 시대의 대표적 'More than Moore' 전략이죠.

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TSV란: 실리콘을 뚫는 수직 전극

TSV는 실리콘 웨이퍼(칩) 자체를 관통하는 수직 방향의 전극입니다. 칩 표면에 구멍(비아)을 뚫고 구리를 채워 위아래 칩을 직접 연결합니다. 와이어 본딩이 칩 가장자리에만 I/O를 둘 수 있는 반면, TSV는 칩 면적 전체에 수천 개의 I/O를 배치할 수 있어 대역폭이 비약적으로 늘어납니다. HBM이 TSV를 쓰는 결정적 이유입니다.

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TSV 공정 흐름: 뚫고, 채우고, 갈아내고, 쌓는다

TSV 공정은 다섯 단계입니다. ① DRIE(깊은 반응성 이온 식각)로 직경 수~수십 μm, aspect ratio 10:1 수준의 가파른 비아를 뚫고 ② 비아 내벽에 산화막 절연층을 형성해 구리와 실리콘을 분리합니다. ③ 배리어·시드층 위에 전해도금으로 비아를 구리로 채우고 ④ CMP로 표면을 평탄화한 뒤 ⑤ 범프를 만들고 칩들을 정밀 정렬해 적층 본딩합니다. 비아를 언제 만드느냐에 따라 via-first/middle/last로 나뉘며, 열 예산과 공정 호환성의 트레이드오프가 있습니다.

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쉽지 않은 적층: 수율과 신뢰성의 벽

적층에는 난제도 따릅니다. 칩을 쌓으려면 웨이퍼를 수십 μm까지 얇게 갈아내야 하는데, 얇아진 웨이퍼는 깨지기 쉽고 핸들링이 까다롭습니다. 구리와 실리콘의 열팽창 계수 차이로 비아 주변에 응력이 생겨 트랜지스터 특성이 흔들릴 수 있어, TSV 주변에는 소자를 두지 않는 keep-out zone을 둡니다. 적층 칩의 방열 설계도 핵심 이슈입니다.

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HBM: TSV가 만든 AI 시대의 메모리

TSV의 대표 사례가 HBM입니다. D램 다이를 4~12단으로 쌓고 1024개의 넓은 I/O를 TSV로 연결해 기존 D램 대비 수십 배의 대역폭을 냅니다. HBM3는 한 스택당 약 819GB/s로, GPU 옆 실리콘 인터포저에 실장되어 AI 가속기의 표준 메모리가 되었습니다.

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면접 답변 포인트

• '와이어 본딩 대비 TSV 장점 3가지': 배선 단축(지연·전력 감소), 칩 면적 전체 I/O 배치(대역폭 증가), 폼팩터 축소
• 'TSV 공정 순서': 비아 식각(DRIE) → 절연막 형성 → 구리 충진(전해도금) → CMP 평탄화 → 적층 본딩
• 'HBM이 TSV를 쓰는 이유': 1024개 I/O의 넓은 인터페이스를 칩 면적 전체에 배치해야 하기 때문
• 심화 대비: 얇은 웨이퍼 핸들링, 구리-실리콘 열팽창 차이로 인한 응력과 keep-out zone, 적층 칩 방열 문제를 함께 언급

오늘은 칩을 위로 쌓는 TSV의 원리부터 공정, HBM 적용까지 정리했습니다. '배선 길이가 곧 성능'이라는 관점으로 보면 와이어 본딩과 TSV의 차이가 한눈에 들어옵니다. 다음에는 패키징 관련 다른 주제로 찾아오겠습니다!

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