High-k/메탈게이트: 게이트 절연막이 얇아지며 생긴 누설 전류 문제와 그 해결책

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High-k/메탈게이트: 게이트 절연막이 얇아지며 생긴 누설 전류 문제와 그 해결책

안녕하세요? 반도체 마스터입니다.

오늘은 면접 단골인 High-k/메탈게이트(HKMG) 기술입니다. 게이트 산화막이 원자 몇 개 수준으로 얇아지자 절연막을 전자가 뚫고 지나가는 누설 전류가 문제가 됐는데요. 이 물리적 한계의 극복 과정을 알면 소자 질문에 답이 탄탄해집니다.

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산화막이 얇아지면 전자가 '뚫고' 지나간다

게이트 산화막(SiO2)은 얇을수록 게이트가 채널을 강하게 제어할 수 있어 미세화와 함께 계속 얇아졌습니다. 그런데 1~2nm까지 내려가면 양자 터널링으로 전자가 절연막을 뚫고 흘러버립니다. 산화막이 1nm 얇아질 때마다 터널링 전류가 약 10배씩 늘어난다는 경험 법칙이 있을 정도죠. 스마트폰 배터리가 빨리 닳는 원인 중 하나가 바로 이 대기 상태의 누설 전류입니다.

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High-k: 얇은 전기 두께, 두꺼운 물리적 두께

해법은 유전율이 높은 하프늄 산화막(HfO2, 유전율 약 20~25)입니다. 커패시턴스는 유전율에 비례하므로, 같은 전기적 특성(등가 산화막 두께, EOT)을 더 두꺼운 물리적 두께로 구현할 수 있습니다. 두꺼우니 터널링 전류가 급감하고 게이트 제어력은 그대로 유지되죠. 실제로 게이트 누설 전류는 종전 대비 100배 이상 줄었습니다.

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왜 게이트도 금속으로 바뀌었을까

절연막만 바꿔선 해결이 끝나지 않았습니다. 폴리실리콘 게이트에는 실효 용량을 떨어뜨리는 게이트 고갈(gate depletion), PMOS 보론이 채널로 확산되는 보론 침투(boron penetration) 문제가 있었기 때문입니다. 게이트 전극을 금속으로 바꾸면 두 문제가 한 번에 사라지고, 금속의 일함수 선택으로 문턱전압도 안정적으로 맞출 수 있습니다.

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상용화의 역사와 공정 방식

인텔이 45nm(2007년)에 처음 양산 도입했고, 이후 모든 파운드리의 표준 기술이 됐습니다. FinFET 시대를 거쳐 GAA 구조에서도 필수이며, 고온 열처리 후 메탈게이트를 형성하는 게이트 라스트(gate-last) 방식이 주류입니다.

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한눈에 정리하기

• 문제의 원인: 게이트 산화막이 1~2nm까지 얇아지며 터널링 누설 폭증 (1nm 감소마다 약 10배 증가)
• High-k의 원리: 유전율이 높은 물질로 같은 EOT를 두꺼운 물리적 두께로 구현해 터널링 차단
• 메탈게이트의 이유: 게이트 고갈·보론 침투 제거, 일함수 제어로 문턱전압 안정화
• 역사: 인텔 45nm(2007년) 최초 양산 → FinFET·GAA 시대에도 필수 기술로 계속 사용

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면접 답변 포인트

• '왜 High-k가 필요한가': 산화막 스케일링의 물리적 한계(터널링)를 유전율 높은 물질로 우회했기 때문이라고, 두께-누설의 트레이드오프를 언급하며 답하세요
• '왜 메탈게이트까지 바꿨나': High-k만으로는 폴리실리콘의 게이트 고갈·보론 침투가 해결되지 않기 때문이라고 답하면 깊이가 살아납니다
• EOT(등가 산화막 두께) 개념을 정확히 설명할 수 있으면 소자 이해도를 확실히 어필할 수 있습니다

오늘은 게이트 절연막의 한계와 High-k/메탈게이트의 등장 배경을 정리해봤습니다. '얇게 만들면 누설이 늘어난다 → 두꺼우면서도 전기적으로 얇은 물질이 필요하다'는 흐름으로 기억하면 쉽게 정리됩니다. 다음에는 소자 관련 다른 주제로 찾아오겠습니다!

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