전체 글 (62) 썸네일형 리스트형 Low-k 절연막: 구리 배선 사이 절연막의 유전율을 낮춰 RC 지연을 줄이는 기술 안녕하세요? 반도체 마스터입니다.트랜지스터는 계속 빨라지는데, 정작 칩 속도의 발목을 잡는 건 구리 배선입니다. 배선 사이 절연막의 유전율(k)을 낮추는 Low-k 기술이 왜 필요한지, 어떤 재료로 진화했고 무엇을 감수해야 했는지 면접 포인트와 함께 정리합니다.면접 질문, 읽지 말고 소리 내어 연습하세요반도체마스터 · 면접기출 517문항 · 기초 레슨 21개 무료Google Play App Store이 글의 핵심 3줄배선이 가늘고 촘촘해질수록 저항 R과 배선 사이 커패시턴스 C가 커져, 신호 지연(RC)이 칩 속도를 좌우합니다.공정에서 직접 바꾸는 값은 절연막의 유전율 k입니다. SiO₂(약 3.9~4.2) → FSG(약 3.5) → SiCOH(약 2.7~3.0) → 다공성 ULK(약 2.2~2.5)로 .. 클린룸 클래스와 파티클: 눈에 안 보이는 먼지가 칩을 죽이는 이유 안녕하세요? 반도체 마스터입니다.반도체 팹에 들어가 본 분들은 압니다. 머리부터 발끝까지 뒤집어쓴 방진복, 쉴 새 없이 머리 위에서 내려오는 바람. 왜 이렇게까지 할까요? 눈에 보이지도 않는 먼지 한 톨이 수억 원짜리 웨이퍼를 통째로 날려버릴 수 있기 때문입니다. 오늘은 클린룸 클래스와 파티클 관리의 원리를 정리해봅니다.면접 질문, 읽지 말고 소리 내어 연습하세요반도체마스터 · 면접기출 517문항 · 기초 레슨 21개 무료Google Play App Store이 글의 핵심 3줄킬러 디펙트는 소자를 실제로 죽이는 결함입니다. 파티클이 늘면 결함 밀도가 올라 수율이 떨어집니다.클린룸 클래스(ISO 14644-1)는 1m³ 공기 속 허용 파티클 수입니다. 숫자가 작을수록 깨끗하고, 한 단계마다 10배 차이입니.. ALE(원자층 식각): 원자를 한 층씩 깎아내는 궁극의 정밀 식각 기술 ALE(원자층 식각): 원자를 한 층씩 깎아내는 궁극의 정밀 식각 기술안녕하세요? 반도체 마스터입니다. 오늘은 식각 기술의 끝판왕이라 불리는 ALE(Atomic Layer Etching, 원자층 식각)를 파헤쳐보겠습니다. ALD가 원자를 한 층씩 '쌓는' 기술이라면, ALE는 원자를 한 층씩 '깎아내는' 기술입니다. 막 두께를 원자 몇 개 수준으로 다뤄야 하는 시대, 식각도 원자층 정밀 제어로 진화하고 있습니다. 왜 원자층까지 깎아야 할까기존 플라즈마 식각(RIE)은 빠르지만 식각량이 들쭉날쭉하고 원치 않는 막까지 깎이는 문제가 있습니다. 특히 선택비(깎고 싶은 막과 남기고 싶은 막의 식각 속도 비율)가 낮으면 얇은 막을 원하는 지점에서 정확히 멈추기 어렵죠. 게이트·채널을 이루는 막이 수 나노미터 수준.. 게이트 스페이서(Gate Spacer): 게이트 옆 작은 벽이 트랜지스터를 지키는 방법 게이트 스페이서(Gate Spacer): 게이트 옆 작은 벽이 트랜지스터를 지키는 방법안녕하세요? 반도체 마스터입니다.오늘은 트랜지스터 게이트 양옆에 붙어 있는 얇은 '벽', 게이트 스페이서(Gate Spacer)를 파헤쳐보겠습니다. 면적은 작지만 LDD 형성, 실리사이드 분리, 단채널 효과 억제까지 트랜지스터의 전기 특성을 좌우하는 핵심 구조물입니다.스페이서가 뭔가요스페이서는 게이트 전극 양옆에 세워진 절연막 '벽'입니다. 폭은 수십 나노미터 수준으로 아주 얇지만, 게이트와 소스·드레인 사이에 물리적인 간격(오프셋)을 만드는 역할을 합니다. 스페이서가 없으면 게이트 메탈과 소스·드레인 영역이 너무 가까워져 쇼트가 나거나 기생 커패시턴스가 커지겠죠.왜 필요할까요 - LDD와의 관계스페이서의 진짜 존재 이.. 콘택트 플러그: 트랜지스터와 배선을 잇는 수직 통로 콘택트 플러그: 트랜지스터와 배선을 잇는 수직 통로 안녕하세요? 반도체 마스터입니다. 오늘은 칩의 '수직 배선'인 콘택트 플러그(contact plug)를 알아봅니다. 트랜지스터가 있는 소자 층과 구리 배선 층 사이를 전기로 잇는 작은 기둥이 왜 필요한지, 어떻게 만드는지 정리합니다. 왜 콘택트 플러그가 필요한가 트랜지스터를 다 만들면 그 위를 층간절연막(ILD)으로 덮습니다. 소자를 보호하고 배선층과 전기적으로 분리하기 위해서죠. 그런데 전기는 통해야 합니다. 그래서 절연막에 구멍을 뚫고 금속을 채워 소스·드레인·게이트를 첫 번째 금속 배선(M1)과 연결합니다. 이 수직 금속 기둥이 바로 콘택트 플러그입니다. 칩이 평면 회로도가 아니라 3D 구조인 이유가 여기에 있습니다. 콘택트 형성의 4단계 ① .. 게터링(Gettering): 웨이퍼 속 금속 불순물을 '함정'에 가두는 수율 지킴이 게터링(Gettering): 웨이퍼 속 금속 불순물을 '함정'에 가두는 수율 지킴이안녕하세요? 반도체 마스터입니다.오늘은 웨이퍼 속 '금속 불순물'을 다루는 기술, 게터링(Gettering)입니다. 없애는 게 아니라 소자가 없는 곳에 '가두는' 발상의 전환이 핵심입니다. 금속 불순물이 왜 문제인가웨이퍼 제조·공정 중에는 철(Fe), 구리(Cu), 니켈(Ni) 같은 금속 불순물이 들어갑니다. 이 불순물이 소자 활성 영역에 머물면, 실리콘 밴드갭 중간에 에너지 준위(딥 레벨)를 만들어 전자와 정공의 재결합 중심이 됩니다. 접합 누설 전류가 늘고 소자 특성이 산포되며, 심하면 수율이 무너집니다. 이미지센서(CIS)에서는 암전류(dark current)의 주범이고, DRAM에서는 데이터 유지 시간(리텐션 타임).. APC(고급 공정 제어): SPC를 넘어 공정을 실시간으로 바로잡는 방법 안녕하세요? 반도체 마스터입니다. 지난 SPC 글에서 "관리도로 공정 이상을 감지한다"고 정리했습니다. 그런데 SPC에는 결정적인 한계가 하나 있습니다. 이상을 '감지'할 수는 있어도, 공정을 '바로잡지'는 못한다는 점입니다. 웨이퍼 가공 → 계측 → 이상 발견의 순서라, 이상을 찾았을 때는 이미 그 웨이퍼의 가공이 끝난 뒤입니다. 오늘은 이 한계를 넘는 기술, APC(Advanced Process Control, 고급 공정 제어)를 다룹니다. 1. SPC가 닿지 못하는 곳: 사후 대응의 벽 SPC는 계측 데이터를 ±3σ 관리한계선에 찍어 이상 여부를 판정합니다. 문제는 타이밍입니다. 불량이 확인되면 해당 로트는 이미 스크랩 대상이고, 설비를 세우고 원인을 찾는 동안 라인은 멈춥니다. 즉 SPC는 공.. 스트레인 엔지니어링: 실리콘을 '잡아당기면' 전자가 빨라지는 이유 스트레인 엔지니어링: 실리콘을 '잡아당기면' 전자가 빨라지는 이유안녕하세요? 반도체 마스터입니다.오늘은 반도체 면접 단골 주제인 스트레인 엔지니어링(strain engineering)을 다룹니다. 실리콘 결정을 일부러 '잡아당기거나 누르면' 전자가 더 빨라진다는 이 기술, 왜 그런지 원리부터 PMOS와 NMOS에 다르게 적용되는 방식까지 정리해봅니다.왜 실리콘을 당기는가트랜지스터 성능의 핵심은 구동전류, 곧 채널을 지나는 전하가 얼마나 빨리 움직이는가입니다. 채널 길이를 줄이는 스케일링이 한계에 다다르자, 크기를 줄이지 않고도 속도를 올리는 방법이 필요해졌죠. 이때 등장한 아이디어가 실리콘 격자에 기계적 변형(strain)을 가해 캐리어 이동도를 높이는 것입니다. 90나노 세대(2000년대 중반)에 처음.. 이전 1 2 3 4 ··· 8 다음
