전체 글 (43) 썸네일형 리스트형 실리사이드(Salicide) 공정: 소스·드레인의 접촉 저항을 낮추는 자가정렬 기술 반도체 기초8대 공정용어사전1:1 멘토링취업 TIP📱 반도체마스터 앱에서 이어서 공부하기반도체 기초부터 8대 공정, 면접 기출, 자소서·면접 TIP까지 카테고리별로 정리되어 있습니다.👉 [플레이스토어] 👉 [앱스토어]실리사이드(Salicide) 공정: 소스·드레인의 접촉 저항을 낮추는 자가정렬 기술안녕하세요? 반도체 마스터입니다.트랜지스터 성능이 채널 길이만으로 결정되는 줄 알았는데, 면접에서 "접촉 저항은 왜 중요해요?"라는 질문에 막힌 분 많으시죠. 오늘은 소스·드레인 표면에 금속-실리콘 합금을 만드는 실리사이드(Salicide) 공정을 원리부터 깊이 있게 정리합니다.1. 왜 접촉 저항이 문제인가소자가 미세화되면 소스·드레인 면적이 줄어들고, 금속 컨택트와 실리콘이 닿는 면적도 함께.. STI(얕은 트렌치 소자 분리): 트랜지스터 사이를 구분 짓는 참호 기술 반도체 기초8대 공정용어사전1:1 멘토링취업 TIP📱 반도체마스터 앱에서 이어서 공부하기반도체 기초부터 8대 공정, 면접 기출, 자소서·면접 TIP까지 카테고리별로 정리되어 있습니다.👉 [플레이스토어] 👉 [앱스토어]STI(얕은 트렌치 소자 분리): 트랜지스터 사이를 구분 짓는 참호 기술안녕하세요? 반도체 마스터입니다.오늘은 칩 위의 트랜지스터 수백억 개가 서로 뒤엉키지 않고 동작하게 만드는 숨은 공신, STI(Shallow Trench Isolation, 얕은 트렌치 소자 분리)를 공부해봅니다. 면접에서는 "왜 LOCOS에서 STI로 바뀌었나요"라는 질문으로 자주 등장합니다.1. 소자 분리가 필요한 이유웨이퍼 한 장 위에는 수백억 개의 트랜지스터가 수 나노미터 간격으로 빽빽하게 들어앉.. 선택적 에피택시 성장: 소스·드레인에 실리콘 결정을 키워 올리는 기술 반도체 기초8대 공정용어사전1:1 멘토링취업 TIP📱 반도체마스터 앱에서 이어서 공부하기반도체 기초부터 8대 공정, 면접 기출, 자소서·면접 TIP까지 카테고리별로 정리되어 있습니다.👉 [플레이스토어] 👉 [앱스토어]선택적 에피택시 성장: 소스·드레인에 실리콘 결정을 키워 올리는 기술안녕하세요? 반도체 마스터입니다.오늘은 에피택시(Epitaxy) 성장을 다룹니다. 웨이퍼 표면에 원자를 한 층씩 쌓아 '결정'을 키우는 기술로, 특히 소스·드레인 영역에만 선택적으로 성장시키는 방식이 FinFET 시대의 핵심 공정입니다.에피택시란: 증착이 아닌 '성장'에피택시는 그리스어로 '위에(epi) 배열하다(taxis)'라는 뜻으로, 기존 결정의 원자 배열을 그대로 이어받으며 층을 쌓는 방식입니다. C.. ALD(원자층 증착): 원자를 한 층씩 쌓아 만드는 완벽한 박막 반도체 기초8대 공정용어사전1:1 멘토링취업 TIP📱 반도체마스터 앱에서 이어서 공부하기반도체 기초부터 8대 공정, 면접 기출, 자소서·면접 TIP까지 카테고리별로 정리되어 있습니다.👉 [플레이스토어] 👉 [앱스토어]ALD(원자층 증착): 원자를 한 층씩 쌓아 만드는 완벽한 박막안녕하세요? 반도체 마스터입니다.오늘은 증착 공정의 '끝판왕'이라 불리는 ALD(Atomic Layer Deposition, 원자층 증착)를 다룹니다. CVD와 PVD가 한 번에 막을 두껍게 쌓는다면, ALD는 원자 한 층씩 쌓고 닦는 과정을 수백 번 반복해 박막을 만듭니다. 느리지만, 그만큼 정밀합니다.1. ALD의 핵심 원리: 자기 제한 반응ALD의 1사이클은 네 단계입니다. ① 전구체 A 주입 → ② 퍼지(.. TSV(실리콘 관통 전극): 칩을 위로 쌓아 올리는 3D 적층 기술 반도체 기초8대 공정용어사전1:1 멘토링취업 TIP📱 반도체마스터 앱에서 이어서 공부하기반도체 기초부터 8대 공정, 면접 기출, 자소서·면접 TIP까지 카테고리별로 정리되어 있습니다.👉 [플레이스토어] 👉 [앱스토어]TSV(실리콘 관통 전극): 칩을 위로 쌓아 올리는 3D 적층 기술안녕하세요? 반도체 마스터입니다.AI 시대가 열리면서 GPU가 요구하는 메모리 대역폭은 폭발적으로 늘었는데, D램 칩을 옆으로 넓히는 것만으로는 한계가 명확해졌습니다. 그래서 나온 발상이 "칩을 위로 쌓자"입니다. 오늘은 이 적층 기술의 핵심인 TSV(Through-Silicon Via, 실리콘 관통 전극)의 원리와 공정, HBM 적용까지 정리합니다.왜 칩을 쌓는가: 배선 길이가 곧 성능이다신호가 칩과 칩 사.. High-k/메탈게이트: 게이트 절연막이 얇아지며 생긴 누설 전류 문제와 그 해결책 반도체 기초8대 공정용어사전1:1 멘토링취업 TIP📱 반도체마스터 앱에서 이어서 공부하기반도체 기초부터 8대 공정, 면접 기출, 자소서·면접 TIP까지 카테고리별로 정리되어 있습니다.👉 [플레이스토어] 👉 [앱스토어]High-k/메탈게이트: 게이트 절연막이 얇아지며 생긴 누설 전류 문제와 그 해결책안녕하세요? 반도체 마스터입니다.오늘은 면접 단골인 High-k/메탈게이트(HKMG) 기술입니다. 게이트 산화막이 원자 몇 개 수준으로 얇아지자 절연막을 전자가 뚫고 지나가는 누설 전류가 문제가 됐는데요. 이 물리적 한계의 극복 과정을 알면 소자 질문에 답이 탄탄해집니다.산화막이 얇아지면 전자가 '뚫고' 지나간다게이트 산화막(SiO2)은 얇을수록 게이트가 채널을 강하게 제어할 수 있어 미세화와.. EUV 리소그래피: 13.5nm 빛으로 회로를 그리는 최첨단 노광 기술 반도체 기초8대 공정용어사전1:1 멘토링취업 TIP📱 반도체마스터 앱에서 이어서 공부하기반도체 기초부터 8대 공정, 면접 기출, 자소서·면접 TIP까지 카테고리별로 정리되어 있습니다.👉 [플레이스토어] 👉 [앱스토어]EUV 리소그래피: 13.5nm 빛으로 회로를 그리는 최첨단 노광 기술안녕하세요? 반도체 마스터입니다.오늘은 노광 공정의 정점인 EUV 리소그래피를 알아봅니다. 파장이 193nm인 ArF 빛으로는 그리기 어려워진 미세 회로를, 파장 13.5nm의 극자외선(EUV)으로 한 번에 그리는 기술입니다. 왜 렌즈가 아니라 거울을 쓰고, 왜 진공에서만 동작하는지 원리부터 차근차근 정리해볼게요.왜 EUV인가: 파장이 짧을수록 더 잘게 그린다노광으로 그릴 수 있는 최소 선폭은 레일리 식으.. 열산화(Thermal Oxidation): 실리콘 산화막으로 트랜지스터의 문을 여는 기술 반도체 기초8대 공정용어사전1:1 멘토링취업 TIP📱 반도체마스터 앱에서 이어서 공부하기반도체 기초부터 8대 공정, 면접 기출, 자소서·면접 TIP까지 카테고리별로 정리되어 있습니다.👉 [플레이스토어] 👉 [앱스토어]열산화(Thermal Oxidation): 실리콘 산화막으로 트랜지스터의 문을 여는 기술안녕하세요? 반도체 마스터입니다.오늘은 8대 공정 중 산화 공정의 핵심인 열산화에 대해 알아봅니다. 실리콘 웨이퍼 표면에 고품질 산화막(SiO2)을 직접 길러내는 이 공정은, 트랜지스터 게이트 절연막부터 소자 간 분리막까지 칩 곳곳에 쓰입니다.산화막이 필요한 이유산화막은 뛰어난 전기 절연막입니다. 게이트와 채널 사이에 얇은 게이트 산화막을 넣어 누설전류를 막고, STI(Shallow Tr.. 이전 1 2 3 4 ··· 6 다음
