안녕하세요? 반도체 마스터입니다.
트랜지스터는 계속 빨라지는데, 정작 칩 속도의 발목을 잡는 건 구리 배선입니다. 배선 사이 절연막의 유전율(k)을 낮추는 Low-k 기술이 왜 필요한지, 어떤 재료로 진화했고 무엇을 감수해야 했는지 면접 포인트와 함께 정리합니다.
이 글의 핵심 3줄
- 배선이 가늘고 촘촘해질수록 저항 R과 배선 사이 커패시턴스 C가 커져, 신호 지연(RC)이 칩 속도를 좌우합니다.
- 공정에서 직접 바꾸는 값은 절연막의 유전율 k입니다. SiO₂(약 3.9~4.2) → FSG(약 3.5) → SiCOH(약 2.7~3.0) → 다공성 ULK(약 2.2~2.5)로 낮춰 왔습니다.
- k를 낮출수록 막이 약해지고 수분·플라즈마에 취약해집니다. 이 한계 너머의 해법이 에어갭입니다.
신호가 느려지는 진짜 이유, RC 지연
트랜지스터가 빨리 켜져도 신호가 배선을 타고 가는 데는 시간이 걸립니다. 배선 자체의 저항(R)과 이웃 배선 사이의 커패시턴스(C) 때문에 지연은 R×C에 비례합니다. 미세화될수록 배선은 가늘어져 R이 커지고, 간격은 좁아져 C가 커집니다. 그래서 특히 길게 뻗는 배선에서는 배선 지연이 트랜지스터 스위칭 지연보다 커집니다. C는 지연뿐 아니라 스위칭마다 충·방전되는 전력(CV²f)과 이웃 신호 사이의 잡음(크로스토크)도 키웁니다.
커패시턴스를 낮추는 열쇠, 유전율 k
평행판 커패시터의 정전용량은 C = k·ε₀·A/d입니다. 마주 보는 면적(A)과 간격(d)은 주로 설계가 정하고, 재료·공정 쪽에서 직접 바꾸는 값은 절연막의 유전율 k입니다. k가 낮을수록 같은 구조에서도 C가 줄어 RC 지연과 전력이 감소합니다. 전통적인 층간 절연막인 실리콘 산화막(SiO₂)의 k는 약 3.9~4.2이고, 이보다 k가 낮은 절연막을 통틀어 Low-k라고 부릅니다.
Low-k는 이렇게 진화했습니다
- FSG(불소 도핑 산화막, k≈3.5): 산화막에 불소(F)를 넣어 분극을 줄인 첫 단계입니다.
- SiCOH(탄소 도핑 산화막, k≈2.7~3.0): Si–O 골격에 메틸기(–CH₃)를 넣어 밀도와 분극을 낮춘 재료로, 구리 배선의 표준이 되었습니다.
- 다공성 ULK(k≈2.2~2.5): 막 안에 나노미터 크기의 빈 구멍(기공, 공기 k≈1)을 일부러 만들어 k를 더 낮춥니다. 기공 형성제(포로젠)를 함께 증착한 뒤 UV 경화로 날려 보내 구멍을 만듭니다.
도입 시기는 대략 FSG가 130nm 안팎 세대까지, SiCOH가 90nm 전후부터, 다공성 ULK가 45nm 이하 세대에서 쓰였지만 회사와 공정마다 다릅니다.
k를 낮추면 따라오는 대가
- 기계적 강도 저하: 메틸기와 기공이 늘수록 막이 성겨져 CMP 압력이나 패키징 응력에 박리·크랙이 생기기 쉽습니다.
- 수분 흡수: 물의 k는 약 80이라, 기공으로 조금만 스며들어도 유전율이 도로 올라갑니다.
- 플라즈마 손상: 식각·애싱 중 Si–CH₃ 결합이 끊기고 Si–OH가 되면서 막이 물을 좋아하게 됩니다.
- 실효 유전율(k_eff): 칩에 걸리는 값은 막 하나의 k가 아니라 식각 정지막·캡 막과 손상층까지 합친 값입니다.
그래서 UV 경화, 저손상 식각·애싱, 기공 밀봉(sealing), 소수성 처리가 함께 들어갑니다. "왜 k를 계속 낮추지 못하나"라는 질문의 답이 바로 이 트레이드오프입니다.
궁극의 Low-k, 에어갭
이론적으로 가장 낮은 k는 공기·진공의 약 1입니다. 배선 사이 절연막 대신 빈 공간을 만드는 에어갭(air gap)은 커패시턴스와 크로스토크가 큰 일부 배선층에 선택적으로 적용해 왔습니다. 다만 빈 공간이 무너지지 않게 지지 구조를 설계해야 하고 후속 공정의 열·기계적 스트레스를 견뎌야 해서, 적용 범위는 아직 제한적입니다. 에어갭은 다음 글에서 따로 자세히 다룹니다.
직무별로는 이렇게 연결됩니다
- BEOL·박막 공정 엔지니어: Low-k 증착 조건과 식각·애싱 손상, 밀봉 공정을 관리해 실효 유전율과 수율을 맞춥니다.
- 소자·설계 엔지니어: RC 지연과 크로스토크를 줄이려고 긴 배선을 두꺼운 상위층에 배치하고 리피터를 넣습니다.
- 신뢰성·품질 엔지니어: 절연 파괴(TDDB) 수명, 박리·크랙 같은 Low-k 신뢰성 불량을 평가합니다.
* 회사와 직무 구분에 따라 담당 범위는 다를 수 있습니다.
면접에서는 이렇게 물어봅니다
Q. RC 지연이란 무엇이며, 미세화와 함께 왜 커지는가?
30초 답변: RC 지연은 배선의 저항 R과 이웃 배선 사이 커패시턴스 C가 신호 전달을 늦추는 현상으로, 지연은 R×C에 비례합니다. 미세화되면 배선 단면이 줄어 R이 커지고 간격이 좁아져 C도 커져서, 트랜지스터는 빨라져도 긴 배선의 지연은 오히려 커집니다. 그래서 긴 배선은 상위층에 두껍게 배치하고 중간에 리피터를 넣으며, 재료 쪽에서는 구리와 Low-k를 씁니다.
꼬리질문: 배선 높이를 키우면 어떻게 되나요?
→ 단면적이 커져 R은 줄지만 마주 보는 측면 면적이 늘어 C는 커집니다. 그래서 종횡비는 R과 C의 균형으로 정합니다.
Q. Low-k 절연막을 공정에 적용할 때 생기는 문제와 해결 방법을 설명하시오
30초 답변: Low-k는 유전율을 낮추려고 탄소와 기공을 넣기 때문에 강도와 접착력이 약해 CMP·패키징에서 박리나 크랙이 생기고, 플라즈마에 메틸기가 빠지면 수분을 흡수해 유전율이 다시 올라갑니다. UV 경화, 저손상 식각·애싱, 기공 밀봉과 복원 처리로 대응합니다.
꼬리질문: Low-k를 왜 계속 더 낮추지 못하나요?
→ k를 낮추려면 기공을 더 늘려야 하는데, 그만큼 강도·접착력이 떨어지고 손상·침투에 약해져 실효 유전율 이득이 줄고 수율·신뢰성 위험이 커지기 때문입니다.
Q. Low-k 막의 플라즈마 손상은 어떻게 확인하나요?
30초 답변: 식각·애싱 전후로 FTIR에서 Si-CH₃ 피크가 줄었는지 보고, 물 접촉각과 유전율·라인 간 누설을 측정하며, 단면 분석으로 손상층 두께를 확인합니다.
꼬리질문: 실효 유전율(k_eff)이란 무엇인가요?
→ 막 하나의 k가 아니라 식각 정지막·캡 막과 손상층까지 합쳐 칩에 실제로 걸리는 유전율입니다. 그래서 막 자체의 k만큼 캡을 얇게 하고 손상층을 줄이는 것도 중요합니다.
읽은 것과 말할 수 있는 것은 다릅니다
위 질문들을 소리 내어 답해 보고, 꼬리질문까지 이어서 연습해 보세요.
- 심화 레슨: 「RC 지연과 low-k 절연막」 — SiO₂에서 SiCOH·다공성 low-k까지, 그 대가인 강도 저하와 플라즈마 손상
- 면접기출: 「Low-k 절연막을 공정에 적용할 때 생기는 문제와 해결 방법」, 「금속 배선 공정에서 다마신 공정의 단계와 장점」
- 모의면접: 직무 트랙을 골라 꼬리질문까지 이어서 연습하고 리포트로 정리
면접기출 517문항 · 현업 트러블슈팅 케이스 143개 · 공정 게임 19종. 기초 레슨 21개는 무료이고, 이용권은 한 번 결제하는 방식이라 자동으로 갱신되지 않아요.
Google Play에서 받기 App Store에서 받기오늘은 Low-k 절연막을 정리해봤습니다. "k를 낮추면 빨라진다"는 한 줄 뒤에는 재료·공정·신뢰성의 줄다리기가 숨어 있습니다. 다음 글에서는 배선 사이에 아예 공기를 넣는 에어갭을 다뤄보겠습니다!
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